Разработка функциональной схемы модуля памяти

Модуль памяти включает в себя оперативное запоминающее устройство, выполненное на двух микросхемах (DD4, DD5) с организацией 32Кx4, постоянное запоминающее устройство в виде восьми микросхем (DD6чDD13) с организацией 8Кx1 и дешифратор старших разрядов адреса, выполненный на микросхемах DD1чDD3, обеспечивающий обращение к ОЗУ в диапазоне адресов 0000hч7FFFh, и к ПЗУ в диапазоне адресов E000hчFFFFh. Эти адреса были вычислены из расчета:

• — для ОЗУ: начальный адрес + объем памяти (байт) — 1
• — для ПЗУ: конечный адрес — объем памяти (байт) + 1

В данном случае начальный адрес ОЗУ равен 0000h, объем памяти 256 Кбит = 32 Кбайт, следовательно:

0000h + 8000h (32 Кбайт) — 1 = 7FFFh.

Конечный адрес ПЗУ равен FFFFh, объем ПЗУ 64 Кбит = 8 Кбайт, следовательно:

FFFFh — 2000h (8 Кбайт) + 1 = E000h.

В приложении В представлена функциональная схема модуля памяти. Таблица распределения адресного пространства представлена ниже.

На микросхемах DD1, DD3 выполнена комбинационная логическая схема (КЛС), выходной сигнал которой является входным сигналом CS (выбор микросхемы) для микросхем памяти ОЗУ DD4, DD5. Ниже представлена таблица истинности для этой КЛС:

Рисунок 1 — Таблица распределения адресного пространства.

Таблица 3.

Таблица истинности КЛС на микросхемах DD1 и DD3.

№.	А15.
	x.		x.	x.
		x.	x.	x.
	x.	x.

Учитывая, что сигналом выбора микросхем для DD4, DD5 является логический «0», из таблицы видно, что память ОЗУ будет выбрана только тогда, когда:

— старший разряд адреса (А15) равен «0», что обеспечивает доступ к адресам в диапазоне 0000h7FFFh;

— сигнал M/ равен «1» (выбор модуля памяти);

— один из сигналов или равен «0» (строб чтения или записи).

Комбинационная логическая схема, выполненная на микросхеме DD2, выходной сигнал которой является входным сигналом (выбор микросхемы) для микросхем памяти ПЗУ DD6DD13, обеспечивает доступ к этим микросхемам только в момент чтения информации из ПЗУ. Ниже представлена таблица истинности для этой КЛС:

Таблица 4.

Таблица истинности КЛС на микросхемах DD2.

Учитывая, что сигналом выбора микросхем для DD6DD13 является логический «0», из таблицы видно, что память ПЗУ будет выбрана только тогда, когда:

• — старшие разряды адреса А13, А14, А15 равны «1», что обеспечивает доступ к адресам в диапазоне E000hFFFFh;
• — сигнал M/IO равен «1» (выбор модуля памяти);
• — сигнал R равен «0» (чтение памяти).

Адресные входы микросхем памяти ОЗУ DD4 и DD5, подключены к младшим 14-ти разрядам шины адреса, что позволяет адресовать 16 384 ячеек памяти. Выходы данных этих микросхем подключены к шине данных таким образом, что выходы микросхемы DD4 подключены к младшим четырем разрядам шины данных, а выходы микросхемы DD5 к старшим четырем. В итоге, поскольку к шине адреса эти микросхемы подключены одинаково, мы имеем адресацию к восьмиразрядным ячейкам памяти.

Адресные входы микросхем памяти ПЗУ DD6DD13, подключены к младшим 12-ти разрядам шины адреса, что позволяет адресовать 4096 ячеек памяти. Выходы данных этих микросхем подключены к шине данных таким образом, что каждая микросхема подключена к одному из разрядов шины данных. В итоге, поскольку мы имеем восемь микросхем ПЗУ, и к шине адреса эти микросхемы подключены одинаково, мы имеем адресацию к восьмиразрядным ячейкам памяти.

микропроцессорный память адресный порт.