Разработка основных блоков ЭВМ

Разработка центрального процессора В состав центрального процессора входит операционный блок (ОБ), адресный сопроцессор и микропрограммное устройство управления (МУУ). В состав ОБ входит арифметико-логическое устройство (АЛУ), статусный регистр, логика сдвигов и интерфейсные элементы для работы на магистральные шины. ОБ выполняет арифметические, логические и сдвиговые операции. Адресный сопроцессор выполняет операции по обработке адресов. МУУ управляет работой всех устройств ЭВМ, а так же работой ОБ и адресного сопроцессора.

Выбор архитектуры процессора был остановлен на RISC (Reduced Instruction Set Computers — ЭВМ с сокращенным набором команд), т.к. эта архитектура позволяет упростить устройство процессора за счет меньшего набора команд, большинство из которых выполняются за 1 машинный цикл процессора. Выполнение более сложных, но редко встречающихся операций обеспечивают подпрограммы.

Так же особенностью архитектуры RISC является наличие большого числа регистров общего назначения (РОН). В данном проекте присутствует небольшой отход от классической RISC-архитектуры. Он заключается в том, что при выполнении некоторых команд (например, при пересылки данных из памяти в регистр процессора) в качестве регистра-приемника используется жестко заданный регистр, адресуемый регистром микрокоманд (Рг. МК).

Операционный блок.

ОБ выполняет арифметические, логические и сдвиговые операции. Также в его задачи входит формирование адреса следующей микрокоманды и формирование признаков результата операции.

ОБ состоит из АЛУ и регистрового файла — это необходимый минимум. Также ОБ может содержать дополнительные устройства для ускорения вычислений, например параллельный умножитель и дополнительные запоминающие устройства (регистры адреса, состояния и т. д.) для внутреннего хранения данных и для стабилизации работы («гонки» сигналов).

Для непосредственной реализации ПЦ в качестве секвенсора используется Am29331, в качестве АЛУ Am29332, в качестве регистрового файла Am29334.

Аm29332, используемая в качестве ОБ, содержит в своём составе приоритетный шифратор и групповой 64-разрядный сдвигатель, позволяющий за 1 такт выполнять все виды сдвигов на любое число разрядов, вследствие чего не нужно реализовывать логику сдвигов отдульно. Эти устройства позволяют выполнять арифметические операции над числами с плавающей точкой.

АЛУ данной БИС выполняет также операции двоично-десятичной арифметики. В структуру Am29332 включен блок Q-регистра (О-сдвигатель и Q-регистр). Это позволяет поддерживать выполнение: операции умножения двух 32-разрядных чисел по модифицированному алгоритму Бута (в каждом такте сдвиг вправо на 2 разряда), и деления по алгоритму «без восстановления остатка». Наличие поддержки операций умножения и деления позволяет сэкономить на арифметическом сопроцессоре.

Микропрограммное устройство управления МУУ состоит из:

Регистр команд;

Преобразователь начального адреса (ПНА);

Секвенсор микрокоманд;

Микропрограммная память (МПП);

Регистр микрокоманд.

Структурная схема МУУ приведена на рисунке 3. На схеме изображена так же память векторов прерываний (ПВП), которая является составной частью системы прерываний и подробно описывается в соответствующем разделе.

Рисунок 3 Структурная схема МУУ После загрузки 32 битной команды в регистр команд, на ПНА поступает код операции, который, при активном уровне на входе CS1 передается секвенсору.

Т.к. нет необходимости управлять выходом регистра команд, вход ОЕ заземлен. Выход МПП так же всегда активен, поскольку захват данных регистром происходит только по фронту синхросигнала. Т.к. микроинструкции всегда должны быть доступны устройствам, то выход регистра микрокоманд не управляется и всегда находится в активном состоянии.

ПНА представляет собой асинхронную память, которая хранит в себе начальные адреса команд. Выбранный начальный адрес передается на вход секвенсору, который выбирает из МПП первую микрокоманду. Затем эта МК передается в регистр микрокоманд, а секвенсор выбирает следующую МК. При поступлении синхросигнала команда передается на шину инструкций, т. е. на управляющие входы всех устройств. Таким образом, реализуется конвейер 1-го порядка.

Адрес следующей микрокоманды может поступать из трех источников: из регистра микрокоманд, из ПНА либо из ПВП. Выбор источника контролируется выходами PL, MAP и VECT. Первые два источника адреса используется при операции ветвления, а последний — при прерывании. Тестируемое условие поступает на вход СС из мультиплексора, который передает сигнал либо из статусного регистра, либо с выхода требования прерывания контроллера прерываний. Условие тестирования задает текущая микрокоманда.

Секвенсор МК адресует до 4096 микрокоманд разрядностью 12 бит, может инкрементировать поступивший адрес, т.о. обеспечивая линейное выполнение микропрограммы, так же имеет стек глубиной в 9 адресов, поддерживает циклы до 4096 повторений.